基于VHDL的数字钟设计

根据数字钟的功能，可以将系统划分为三部分：计时部分、较时部分、和显示部分；计时部分有2种计数器，60进制BCD码计数器和24进制BCD码计数器，对于秒和分钟计数模块采用前者，小时模块采用后者。较时部分有四个状态： 正常计时、调分调秒，眺时。使用一个人模为4的计数器然后再将其译码，可以得到4个不同的使能信号。