Verilog HDL综合实用教程(五)

本书是Verilog HDL寄存器传输级综合方面的实用指南，提供了大量可综合的Verilog HDL示例，详细介绍了Verilog HDL结合所支持的各种语怯结构，井且用示例说明了如何把这些可综合的结构搭配起来对各种费件元件进行建模。本书还详细讲解了造成设计模型和结合出的间表功能不一致的常见原因，并给出了避免产生这些错误的建议。
第5章提供了编写检验综合结果的测试平台的策略。Verilog HDL不是为了综合而专门设计的语言，设计出的模型与综合出的网表可能会出现功能上的不一致。本章解释了产生那些分歧的原因。