Verilog HDL综合实用教程(四)

本书是Verilog HDL寄存器传输级综合方面的实用指南，提供了大量可综合的Verilog HDL示例，详细介绍了Verilog HDL结合所支持的各种语怯结构，井且用示例说明了如何把这些可综合的结构搭配起来对各种费件元件进行建模。本书还详细讲解了造成设计模型和结合出的间表功能不一致的常见原因，并给出了避免产生这些错误的建议。
第4章介绍可应用于Verilog HDL模型以综合出优质网表的各种有效技术。本章介绍的各种优化手段如果不能由综合系统自动实现，则需要由设计者手工加以实现。