Verilog HDL综合实用教程(三)

本书是Verilog HDL寄存器传输级综合方面的实用指南，提供了大量可综合的Verilog HDL示例，详细介绍了Verilog HDL结合所支持的各种语怯结构，井且用示例说明了如何把这些可综合的结构搭配起来对各种费件元件进行建模。本书还详细讲解了造成设计模型和结合出的间表功能不一致的常见原因，并给出了避免产生这些错误的建议。
第3章介绍如何把Verilog HDL的各种结构搭配起来对硬件元件进行建模，如何用Verilog HDL 来建立硬件元件的可综合模型。本章提供了许多通用硬件元件的详尽示例，如多路选择器、计数器、译码器以及算术逻辑单元等。