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综合
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  • 资料名称：
    Verilog HDL综合实用教程(二)
  • 资料关键字：
    Verilog HDL 逻辑门 结构 建模
  • 资料语言：
    简体中文
    运行环境：
    WinXP Win2K Win9x
  • 授权方式：
    共享资料
    资料大小：
    862KB
  • 资料星级：
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  • 上传时间：
    2008-8-22 0:00:00
    原创作者：
    J·Bhasker 
  • 下载次数：
    1
  • 资料简介：
    本书是Verilog HDL寄存器传输级综合方面的实用指南，提供了大量可综合的Verilog HDL示例，详细介绍了Verilog HDL结合所支持的各种语怯结构，井且用示例说明了如何把这些可综合的结构搭配起来对各种费件元件进行建模。本书还详细讲解了造成设计模型和结合出的间表功能不一致的常见原因，并给出了避免产生这些错误的建议。
    第2章介绍Verilog HDL结构向逻辑门的映射。通过组合逻辑的示例说明如何把Verilog HDL结构变换成基础逻辑门以及它们的互连结构。还通过异步置位和清零、同步置位和清零、多时钟、多相位时钟等建模示例介绍了各种模拟时序逻辑设计的方式，还介绍了如何对结构进行建模，包括在行为模型中采用部分结构建模。
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